BỘ KHOA HỌC VÀ CÔNG NGHỆ
HỆ THỐNG THÔNG TIN KHOA HỌC VÀ CÔNG NGHỆ

Lọc theo danh mục
  • Năm xuất bản
    Xem thêm
  • Lĩnh vực
liên kết website
Lượt truy cập
 Lượt truy cập :  25,975,424
  • Công bố khoa học và công nghệ Việt Nam

Phần cứng và kiến trúc máy tính

Phạm Văn Khoa(2), Nguyễn Duy Thông(1)

Phân tích hiệu năng của các thiết kế sram trên công nghệ tsmc 90nm CMOS

Performance analysis of sram designs using tsmc 90nm CMOS technology

Tạp chí Khoa học và Công nghệ (Đại học Đà Nẵng)

2022

1

26-31

1859-1531

Bộ nhớ truy xuất ngẫu nhiên tĩnh, Công suất tiêu thụ, Thời gian trì hoãn, Biên độ nhiễu tín hiệu, Thiết kế ô nhớ SRAM 8T

Static random access memory, Power consumption, Delay, signal noise margin, 8T-SRAM cell design

Bộ nhớ đệm được cấu tạo từ các ô nhớ truy xuất ngẫu nhiên tĩnh (static random access memory - SRAM) là một thành phần rất quan trọng trên các máy tính hiện đại nhằm để giảm độ trễ do sự tách biệt giữa bộ xử lý và bộ nhớ. Các thiết kế bộ nhớ SRAM cần có sự ổn định trong các hoạt động ghi, đọc và giữ dữ liệu. Nghiên cứu đã phân tích và so sánh các lợi điểm có được của thiết kế 8 transistor (8T) so với 6 transistor (6T) được dùng cho các ô nhớ SRAM. Thiết kế 8T với diện tích thiết kế nhỏ trong khi có thể cải thiện đáng kể độ ổn định. Hoạt động của bộ nhớ 32 bit được trình bày một cách chi tiết sử dụng công cụ thiết kế CADENCE SPECTRE trên công nghệ bán dẫn kim loại ô-xít bù (Complementary Metal Oxide Semiconductor - CMOS) kích thước 90nm. Bên cạnh đó, nghiên cứu đưa ra một phân tích và so sánh chi tiết công suất tiêu thụ và thời gian trì hoãn với các điều kiện hoạt động khác nhau trên từng thiết kế.

Cache memory, which is built up of static-random-access-memory (SRAM) cells, is an important part in computer aiming to reduce latency caused by the separation of processor and external memory. Designing of SRAM must consider stability in operation of holding, writing, and reading. This study analyses and shows advantages in using eight-transistor (8T) structure in compared with normal six-transistor (6T) one for the SRAM cell. The 8T structure occupies a small area while significantly enhancing the stability. The operation of the 32-bit memory based on the 90nm complementary metal oxide semiconductor (CMOS) technology is described in detailed by using the CADENCE SPECTRE tool. Additionally, this study analyses and compares the power consumption, the delays in reading and writing operations of each structure under various simulated scenarios.

TTKHCNQG, CVv 465

Xem toàn văn