THIẾT KẾ MẠCH CDR BÁN TỐC KHÔNG SỬ DỤNG TẦN SỐ THAM CHIẾU TỪ 2.4 ĐẾN 3 Gb/s KẾT HỢP VỚI MẠCH SAN BẰNG THÍCH NGHI TRONG MÁY THU CÓ DÂY

Chỉ số đề mục

Lĩnh vực nghiên cứu

Khoa học kỹ thuật và công nghệ

Dạng tài liệu

BB

Tác giả

Nguyễn Thị Thảo, Lê Thị Luận, Nguyễn Thành, Mai Thanh Hải, Nguyễn Lê Vân, Lê Tiến Hưng, Nguyễn Hữu Thọ, NGUYỄN HỮU THỌ⁽¹⁾

Nhan đề

THIẾT KẾ MẠCH CDR BÁN TỐC KHÔNG SỬ DỤNG TẦN SỐ THAM CHIẾU TỪ 2.4 ĐẾN 3 Gb/s KẾT HỢP VỚI MẠCH SAN BẰNG THÍCH NGHI TRONG MÁY THU CÓ DÂY

Nhan đề tiếng anh

A 2.4 TO 3 Gb/s REFERENCE-LESS HALF-RATE CDR WITH ADAPTIVE EQUALIZER IN WIRELINE RECEIVERS

Nguồn trích

Tạp chí Khoa học và Công nghệ - Đại học Thái Nguyên

Năm xuất bản

2022

Số

15

Trang

84 - 92

ISSN

Từ khóa

Từ khóa tiếng anh

Tóm tắt

Bài báo này trình bày về mạch khôi phục dữ liệu và xung đồng hồ (CDR) bán tốc không sử dụng tần số tham chiếu từ 2,4 đến 3 Gb/s kết hợp với mạch san bằng thích nghi trong máy thu có dây. Máy thu băng rộng dựa trên cấu trúc này thích hợp cho các hệ thống có dây tốc độ cao. Mạch CDR băng rộng đạt được bằng cách sử dụng sơ đồ bám tần số theo hai bước: thô và tinh. Ngoài ra, trong nghiên cứu này, quá trình bám tần số thô và tinh hoạt động đồng thời để đạt được thời gian bám tần số ngắn. Mạch san bằng tuyến tính thời gian liên tục (CTLE) dựa trên bộ đếm được sử dụng để đạt được đồng thời cả thời gian thích nghi ngắn và công suất tiêu thụ thấp. Sự kết hợp giữa CDR và EQ được đề xuất để đạt được thời gian xử lý và khôi phục dữ liệu nhanh cho máy thu. Máy thu đề xuất được thiết kế trên công nghệ CMOS 180 nm. Mạch có thời gian thích nghi là 4,4 µs và thời gian bám tần số là 3 µs với khoảng bám từ tần số nhỏ nhất đến tần số lớn nhất của bộ dao động điều khiển bằng điện áp (VCO). Máy thu có jitter của xung đồng hồ và dữ liệu khôi phục lần lượt là 40 ps và 70 ps với dữ liệu đầu vào là 3 Gb/s. Mạch tiêu thụ công suất 42,7 mW với nguồn cung cấp 1,8 V.

Tóm tắt tiếng anh

This paper presents a 2.4 to 3 Gb/s reference-less half-rate clock and data recovery (CDR) with combined adaptive equalizer (EQ) in wireline receiver. A wide-band receiver based on this structure is appropriate for a high-speed wireline systems. The broadband CDR achieves by using a two-step frequency tracking scheme: coarse and fine. In addition, in this work the coarse/fine frequency acquisition processes operate simultaneously to obtain a fast frequency acquisition time. The adative continuous-time linear equalizer (CTLE) based on sampled data edge counting is employed to achieve both short adaptive time and low power dissipation. A combination of EQ and CDR is proposed to achieve fast data recovery and processing times for the receiver. The proposed receiver is implemented in 180 nm CMOS process. It has the adaptive time of 4.4 µs and a frequency acquisition time of 3 µs for the tracking range from minimum frequency to maximum frequency of the voltage controlled oscillator (VCO). The receiver circuit has shown peak-to-peak jitter in recovered clock and data of 40 ps and 70 ps, respectively, with 3 Gb/s input data, whereas it consumes 42.7 mW at a 1.8-V supply.

Kí hiệu kho

File toàn văn

Xem toàn văn